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PDF M312L2920BG0-CB3 Data sheet ( Hoja de datos )

Número de pieza M312L2920BG0-CB3
Descripción DDR SDRAM Registered Module
Fabricantes Samsung 
Logotipo Samsung Logotipo



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No Preview Available ! M312L2920BG0-CB3 Hoja de datos, Descripción, Manual

1GB, 2GB Registered DIMM
DDR SDRAM
DDR SDRAM Registered Module
(60FBGA)
184pin Registered Module based on 512Mb B-die (x4, x8)
with 1,200mil Height & 72-bit ECC
Revision 1.1
August. 2003
Rev. 1.1 August. 2003

1 page




M312L2920BG0-CB3 pdf
1GB, 2GB Registered DIMM
DDR SDRAM
1GB, 128M x 72 ECC Module (M312L2923BG0) (Populated as 2 bank of x8 DDR SDRAM Module)
Functional Block Diagram
RCS1
RCS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D0
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D9
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D4
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D13
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D1
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D10
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D5
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D14
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D2
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D11
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D6
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D15
DQS3
DM3
DQS8
DM8
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D3
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D12
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM/ CS DQS
DM/ CS DQS
CB0 I/O 7
CB1 I/O 6 D8
CB2 I/O 1
CB3 I/O 0
CB4 I/O 5
CB5 I/O 4
CB6 I/O 3
CB7 I/O 2
Serial PD
SCL
WP
A0 A1
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
A2
D17
SDA
SA0 SA1 SA2
CS0
CS1
BA0-BA1
A0-A12
RAS
CAS
CKE0
CKE1
WE
RCS0
R
E
G
I
RCS1
RBA0 - RBA1
RA0 - RA12
S RRAS
T RCAS
E RCKE0
R RCKE1
RWE
PCK
PCK
RESET
BA0 -BA1 : DDR SDRAM DQ0 - D17
A0 -A12 : DDR SDRAM D0 - D17
RAS : DDR SDRAM D0 - D17
CAS : DDR SDRAM DQ0 - D17
CKE : DDR SDRAM D0 - D8
CKE : DDR SDRAM D9 - D17
WE: DDR SDRAM D0 - D17
DM/
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D7
DM/
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS
D16
VDDSPD
VDD/VDDQ
VREF
VSS
SPD
D0 - D17
D0 - D17
D0 - D17
D0 - D17
CK0,CK0
PLL*
* Wire per Clock Loading table/wiring Diagrams
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/CS relationships
must be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
Rev. 1.1 August. 2003

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M312L2920BG0-CB3 arduino
1GB, 2GB Registered DIMM
DDR SDRAM
AC Operating Conditions
Parameter/Condition
Input High (Logic 1) Voltage, DQ, DQS and DM signals
Input Low (Logic 0) Voltage, DQ, DQS and DM signals.
Input Differential Voltage, CK and CK inputs
Input Crossing Point Voltage, CK and CK inputs
Symbol
VIH(AC)
VIL(AC)
VID(AC)
VIX(AC)
Min
VREF + 0.31
0.7
0.5*VDDQ-0.2
Max
VREF - 0.31
VDDQ+0.6
0.5*VDDQ+0.2
Unit
V
V
V
V
Note
3
3
1
2
Note : 1. VID is the magnitude of the difference between the input level on CK and the input on CK.
2. The value of VIX is expected to equal 0.5*VDDQ of the transmitting device and must track variations in the DC level of the same.
3. These parameters should be tested at the pim on actual components and may be checked at either the pin or the pad in
simulation. the AC and DC input specificatims are refation to a Vref envelope that has been bandwidth limited 20MHz.
Vtt=0.5*VDDQ
Output
RT=50
Z0=50
CLOAD=30pF
VREF
=0.5*VDDQ
Input/Output Capacitance
Output Load Circuit (SSTL_2)
Parameter
Symbol
Input capacitance(A0 ~ A12, BA0 ~ BA1,RAS,CAS,WE )
Input capacitance(CKE0)
Input capacitance( CS0)
Input capacitance( CLK0, CLK0 )
Input capacitance(DM0~DM8)
Data & DQS input/output capacitance(DQ0~DQ63)
Data input/output capacitance (CB0~CB7)
CIN1
CIN2
CIN3
CIN4
CIN5
Cout1
Cout2
(VDD=2.5V, VDDQ=2.5V, TA= 25°C, f=1MHz)
M312L2920BG0
Unit
Min Max
9 11 pF
9 11 pF
9 11 pF
11 12 pF
10 11 pF
10 11 pF
10 11 pF
Parameter
Symbol
Input capacitance(A0 ~ A12, BA0 ~ BA1,RAS,CAS,WE )
Input capacitance(CKE0,CKE1)
Input capacitance( CS0, CS1)
Input capacitance( CLK0, CLK0 )
Input capacitance(DM0~DM8)
Data & DQS input/output capacitance(DQ0~DQ63)
Data input/output capacitance (CB0~CB7)
CIN1
CIN2
CIN3
CIN4
CIN5
Cout1
Cout2
M312L2923BG0, M312L5720BG0
Min Max
9 11
9 11
9 11
11 12
13 15
13 15
13 15
Unit
pF
pF
pF
pF
pF
pF
pF
Rev. 1.1 August. 2003

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Hoja de datos destacado

Número de piezaDescripciónFabricantes
M312L2920BG0-CB3DDR SDRAM Registered ModuleSamsung
Samsung

Número de piezaDescripciónFabricantes
SLA6805M

High Voltage 3 phase Motor Driver IC.

Sanken
Sanken
SDC1742

12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.

Analog Devices
Analog Devices


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