DataSheet.es    


PDF PEB20534 Data sheet ( Hoja de datos )

Número de pieza PEB20534
Descripción DMA Supported Serial Communication Controller with 4 Channels
Fabricantes Infineon Technologies AG　
Logotipo Infineon Technologies AG Logotipo



Hay una vista previa y un enlace de descarga de PEB20534 (archivo pdf) en la parte inferior de esta página.


Total 30 Páginas

No Preview Available ! PEB20534 Hoja de datos, Descripción, Manual

Data Sheet, DS 1, May 2000
DSCC4
DMA Supported Serial
Communication Controller with 4
Channels
PEB 20534 Version 2.1
PEF 20534 Version 2.1
Datacom
Never stop thinking.

1 page




PEB20534 pdf
PEB 20534
PEF 20534
Table of Contents
Page
1
1.1
1.2
1.2.1
1.2.2
1.3
1.4
1.4.1
1.4.1.1
1.4.1.2
1.4.1.3
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Differences between the DSCC4 and the ESCC Family . . . . . . . . . . . . . . 22
Enhancements to the ESCC Serial Core . . . . . . . . . . . . . . . . . . . . . . . . 22
Simplifications to the ESCC Serial Core . . . . . . . . . . . . . . . . . . . . . . . . 22
Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Typical Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Application Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
HSSI Application - DCE Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
HSSI Application - DTE Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
General Data Application . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.1 Pin Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.2 Pin Definitions and Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4
4.1
4.1.1
4.1.2
4.2
Microprocessor Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
PCI Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Supported PCI Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
PCI Configuration Space Register Overview . . . . . . . . . . . . . . . . . . . . . 52
De-multiplexed Bus Interface Extension . . . . . . . . . . . . . . . . . . . . . . . . . . 53
5
5.1
5.1.1
5.1.2
5.1.2.1
5.1.2.2
5.1.2.3
5.1.2.4
5.1.3
5.2
5.2.1
5.2.2
5.2.3
5.2.4
5.2.5
5.2.6
DMA Controller and Central FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
DMAC Operational Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
DMAC Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
DMAC Control and Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
DMAC Transmit Descriptor Lists . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
DMAC Receive Descriptor Lists . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
DMAC Operation Using Hold-Bit Control Mechanism . . . . . . . . . . . . 76
DMAC Operation Using Last Descriptor Address Control Mode . . . . 78
DMAC Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Central FIFOs Operational Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Central FIFO Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Central Transmit FIFO (TFIFO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Central Receive FIFO (RFIFO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
DMAC Internal Arbitration Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
DMAC Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Little / Big Endian Byte Swap Convention . . . . . . . . . . . . . . . . . . . . . . . 95
6
6.1
6.1.1
Multi Function Port (MFP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Local Bus Interface (LBI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
LBI Bus Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Data Sheet 5 2000-05-30

5 Page





PEB20534 arduino
PEB 20534
PEF 20534
List of Figures
Page
Figure 41
Figure 42
Figure 43
Figure 44
Figure 45
Figure 46
Figure 47
Figure 48
Figure 49
Figure 50
Figure 51
Figure 52
Figure 53
Figure 54
Figure 55
Figure 56
Figure 57
Figure 58
Figure 59
Figure 60
Figure 61
Figure 62
Figure 63
Figure 64
Figure 65
Figure 66
Figure 67
Figure 68
Figure 69
Figure 70
Figure 71
Figure 72
Figure 73
Figure 74
Figure 75
Figure 76
Figure 77
Figure 78
Figure 79
Figure 80
Clock Supply Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Clock Mode 0a/0b Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Clock Mode 1 Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Clock Mode 2a/2b Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Clock Mode 3a/3b Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Clock Mode 4 (High Speed) Configuration . . . . . . . . . . . . . . . . . . . . 145
Selecting one time-slot of programmable delay and width . . . . . . . . 148
Selecting one or more time-slots of 8-bit width . . . . . . . . . . . . . . . . . 150
Clock Mode 5 Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Clock Mode 6a/6b Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Clock Mode 7a/7b Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
DPLL Algorithm for NRZ and NRZI Coding
with Phase Shift Enabled (CCR0:PSD = ‘0’) . . . . . . . . . . . . . . . . . . . 156
DPLL Algorithm for NRZ and NRZI Encoding
with Phase Shift Disabled (CCR0:PSD = ‘1’) . . . . . . . . . . . . . . . . . . . 157
DPLL Algorithm for FM0, FM1 and Manchester Coding . . . . . . . . . . 157
Request-to-Send in Bus Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 162
NRZ and NRZI Data Encoding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
FM0 and FM1 Data Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Manchester Data Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
RTS/CTS Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
SCC Test Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
SCC Receive Data Flow (HDLC Modes) part a) . . . . . . . . . . . . . . . . 173
SCC Receive Data Flow (HDLC Modes) part b) . . . . . . . . . . . . . . . . 174
SCC Transmit Data Flow (HDLC Modes) . . . . . . . . . . . . . . . . . . . . . 175
Processing of Received Frames in Auto Mode . . . . . . . . . . . . . . . . . 178
Timer Procedure/Poll Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Transmission/Reception of I-Frames and Flow Control . . . . . . . . . . . 181
Flow Control: Reception of S-Commands and Protocol Errors . . . . . 181
No Data to Send: Data Reception/Transmission . . . . . . . . . . . . . . . . 184
Data Transmission (without error), Data Transmission (with error) . . 184
PPP Mapping/Unmapping Example. . . . . . . . . . . . . . . . . . . . . . . . . . 189
Asynchronous Character Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Out-of-Band DTE-DTE Bi-directional Flow Control . . . . . . . . . . . . . . 196
Out-of-Band DTE-DCE Bi-directional Flow Control . . . . . . . . . . . . . . 197
BISYNC Message Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Data Structures in shared Memory before Transmission. . . . . . . . . . 214
Data Stuctures in shared Memory after Transmission . . . . . . . . . . . . 219
Transmit Descriptor List Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
Receive Descriptor List Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
ASYNC/BISYNC Receive Status Character Format . . . . . . . . . . . . . 386
DSCC4 Logical Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . 388
Data Sheet 11 2000-05-30

11 Page







PáginasTotal 30 Páginas
PDF Descargar[ Datasheet PEB20534.PDF ]




Hoja de datos destacado

Número de piezaDescripciónFabricantes
PEB205322 Channel Serial Optimized Communication ControllerInfineon Technologies AG
Infineon Technologies AG
PEB20534DMA Supported Serial Communication Controller with 4 Channels DSCC4Siemens Semiconductor Group
Siemens Semiconductor Group
PEB20534DMA Supported Serial Communication Controller with 4 ChannelsInfineon Technologies AG
Infineon Technologies AG
PEB20534H-10DMA Supported Serial Communication Controller with 4 Channels DSCC4Siemens Semiconductor Group
Siemens Semiconductor Group

Número de piezaDescripciónFabricantes
SLA6805M

High Voltage 3 phase Motor Driver IC.

 Sanken
Sanken
SDC1742

12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.

 Analog Devices
Analog Devices


DataSheet.es es una pagina web que funciona como un repositorio de manuales o hoja de datos de muchos de los productos más populares,
permitiéndote verlos en linea o descargarlos en PDF.


DataSheet.es    |   2020   |  Privacy Policy  |  Contacto  |  Buscar